支持JEDEC JESD204B
低加性抖动： <15 fs rms（2457.6 MHz，12 kHz至20 MHz）
极低噪底： -155.2 dBc/Hz (983.04 MHz)
最多提供14路LVDS、LVPECL或CML型器件时钟(DCLK)
CLKOUTx/CLKOUTx and SCLKOUTx/SCLKOUTx 最高频率达 3200 MHz
JESD204B兼容系统参考(SYSREF)脉冲
25 ps模拟延迟和½时钟输入周期数字延迟，14个时钟输出通道各自都能对延迟进行编程
可调噪底与功耗的关系可通过SPI编程
SYSREF有效中断可简化JESD204B同步
支持确定性同步多个HMC7043器件
RFSYNC引脚或SPI控制的SYNC触发用于输出同步JESD204B
GPIO报警/状态指示用于确定系统状况
时钟输入支持高达6 GHz的频率
片内稳压器提供出色的PSRR
48引脚、7 mm × 7 mm LFCSP封装