ADAU7118通电并完成加电初始化后，设备已准备好接受I²S时钟。此时，设备需要16个完整的帧同步周期才能完全初始化并开始发送PDM时钟。如果在正常操作期间，位时钟或帧同步被移除，ADAU7118 PDM_CLK输出会立即停止，ADAU711 8会自动进入低功耗状态。
当时钟恢复时，ADAU7118重新锁定到位时钟和帧同步信号，并相应地调整PDM_CLK输出。PDM时钟输出恢复前的时间长度为4帧±1帧，以锁定输入信号。如果时钟信号的格式发生变化，ADAU7118会在帧结束时检测到这种变化，并停止PDM时钟输出。然后，设备重新配置并恢复发送PDM时钟，无需用户干预。同样，PDM时钟输出恢复之前的时间长度通常需要4帧±1帧才能锁定到输入信号。
ADAU7118要求BCLK速率至少为帧同步（FSYNC）采样率的64倍。还支持128×、192×、256×、384×和512×FSYNC速率的BCLK速率。ADAU7118自动检测BCLK和FSYNC之间的比率，并默认以64倍FSYNC速率生成PDM时钟输出。
如果在寄存器0x05 DEC_RATIO_CLK_MAP中选择了较低的抽取比，则PDM输出时钟速率与DEC_RATIO位设置相对应。最小采样率为4kHz，最大采样率为192kHz。PDM时钟范围为256 kHz至6.144 MHz。在内部，所有处理都是以PDM_CLK速率完成的。
两个PDM时钟输出PDM_LK0和PDM_LK1是同一时钟的单独缓冲输出。然而，输入的PDM数据是使用实际时钟引脚处存在的信号计时的，而不是使用输出到引脚的内部时钟计时的。
这样做的原因是允许时钟上升时间以与PDM数据信号类似的方式被外部电容减慢。建议将输入的PDM数据与实际连接到PDM麦克风的时钟输出相关联。DEC_RATIO_CLK_MAP寄存器寄存器0x05用于为每个PDM数据输入分配两个时钟中的一个。