ADF4382是一款高性能、超低抖动、分数N锁相环（PLL），带有集成压控振荡器（VCO），非常适合5G应用或数据转换器时钟应用的本地振荡器（LO）生成。高性能PLL的品质因数为-239 dBc/Hz，低1/f噪声，整数模式下的高PFD频率为625 MHz，可以实现超低带内噪声和集成抖动。
ADF4382可以产生11 GHz至22 GHz基本倍频程范围内的频率，从而消除了对亚谐波滤波器的需求。ADF4382上的输出分频器允许生成从687.5 MHz到22 GHz的完整输出频率范围。
对于多个数据转换器时钟应用，ADF4382通过在PLL反馈环路中包含输出分频器，自动将其输出与输入参考边沿对齐。对于需要确定性延迟或延迟调整能力的应用，提供了一个分辨率<1ps的可编程输出延迟参考。跨多个设备和超温输出延迟匹配的参考允许可预测和精确的多芯片对准。
特性
输出频率范围：687.5 MHz至22 GHz
20 GHz时的集成RMS抖动=20 fs（集成带宽：100 Hz至100 MHz）
20 GHz时的综合RMS抖动=31 fs（ADC SNR方法）
VCO快速校准时间<1μs
VCO自动校准时间<100μs
相位噪声基底：20 GHz时为-156 dBc/Hz
PLL规格
−239 dBc/Hz：归一化带内相位本底噪声
−287 dBc/Hz：归一化1/f相位噪声基底
625 MHz最大相位/频率检测器输入频率
4.5 GHz参考输入频率
典型杂散fPFD：-90 dBc
参考输出延迟规范
传播延迟温度系数：0.06 ps/°C
调整步长：<1ps
多芯片输出相位对齐
3.3V和5V电源
ADIsimPLL™环路滤波器设计工具支持
7毫米×7毫米，48端子LGA
−40°C至+105°C的工作温度
应用
高性能数据转换器时钟
无线基础设施（MC-GSM、5G、6G）
测试和测量
ADF4382功能框图
ADF4382框图的简单性通过简化的串行外围接口（SPI）寄存器映射、外部SYNC输入以及整数和分数模式下的可重复多芯片对齐，缩短了开发时间。