在2025年台积电北美技术研讨会上，半导体制造巨头台积电宣布其1.4nm制程（A14）将延续现有技术路线，无需采用ASML最新High NA（高数值孔径）EUV光刻机。这一决策与此前公布的A16工艺（2nm增强版）形成技术路线延续，标志着台积电在制程领域构建起差异化竞争壁垒。
成本博弈：单次曝光VS多次曝光的经济账
据台积电业务发展高级副总裁Kevin Zhang透露，A14工艺预计2028年实现量产，其技术路线图显示，通过优化Low NA EUV光刻机的多重曝光工艺，可在不增加工艺复杂性的前提下，实现与High NA EUV相近的线宽控制能力。ASML官方数据显示，单台High NA EUV设备售价达3.8亿美元，较现有Low NA EUV设备高出111%。台积电测算表明，采用多重曝光方案可使单片晶圆成本降低约23%，设备折旧周期延长40%。
技术路线分歧：英特尔激进与台积电稳健的博弈
与台积电形成鲜明对比的是，英特尔正加速推进High NA EUV技术应用。作为全球首家接收ASML TWINSCAN EXE:5000系列设备的厂商，英特尔计划2025年在Intel 18A制程中导入该技术。然而，设备高昂的采购成本与维护支出，使得单个晶圆厂建设成本激增35亿美元。随着英特尔新任CEO陈立武近期与台积电高层展开会谈，业界猜测双方或将在封装领域探索合作可能，这为半导体行业技术路线之争增添新变量。
工艺创新：背面供电技术成新赛道
值得注意的是，台积电A14工艺虽未采用High NA EUV，但通过创新架构设计维持性能领先。其标准版A14工艺采用第二代纳米片晶体管技术，而计划2029年推出的A14P版本将首次引入背面供电网络（BSPDN），实现15%性能提升。更值得关注的是，台积电预留了技术升级窗口——A14X高性能版本或将根据High NA EUV设备成本变化，在2030年后评估导入可行性。
行业影响：技术普惠时代的降本逻辑
台积电的技术选择折射出半导体产业的新趋势：当制程节点逼近物理极限，工艺创新正从单纯追求线宽缩小转向系统级优化。市场研究机构TechInsights预测，到2028年，采用多重曝光技术的3nm制程芯片成本将较初代产品下降47%。这种转变不仅影响晶圆代工格局，更将重塑EDA工具、光刻胶等产业链环节的技术演进方向。
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