AD1939是一款高性能、单芯片编解码器，内置4个差分输入模数转换器(ADC)和8个差分输出数模转换器(DAC)，采用ADI的多位Σ-Δ专利架构。
时钟信号
片上锁相环（PLL）可被选择为参考来自LRCLK引脚或256、384、512或768倍采样率的输入采样率，参考来自MCLKI/neneneba XI引脚的48kHz模式。上电时，MCLKI/neneneba XI引脚的默认值为256×fs。在96kHz模式下，主时钟频率保持在相同的绝对频率；因此实际乘法率除以2。在192kHz模式下，实际乘法率除以4。例如，如果AD1939系列中的设备以256×fs模式编程，则主时钟输入的频率为256×48 kHz=12.288 MHz。如果AD1939随后切换到96 kHz操作（通过写入SPI端口），主时钟的频率应保持在12.288 MHz，在本例中为128×fs。在192 kHz模式下，这变为64×fs。
ADC的内部时钟在所有时钟模式下均为256×fs。DAC的内部时钟因模式而异：512×fs（48 kHz模式）、256×fs（96 kHz模式）或128×fs（192 kHz模式）。默认情况下，板载PLL从外部时钟生成此内部主时钟。如果在PLL和时钟控制1寄存器中选择，直接512×fs（参考48 kHz模式）主时钟可用于ADC或DAC。
请注意，设置为192 kHz模式的ADC不可能使用直接时钟。要求在这种模式下使用片上PLL。
PLL和时钟控制0寄存器中的PLL可以断电。为了确保在更改PLL模式时可靠锁定，或者如果参考时钟在通电时不稳定，请关闭PLL，然后在参考时钟稳定后重新通电。
当AD1939空闲时，可以在PLL和时钟控制0寄存器中禁用内部主时钟（MCLK），以降低功耗。时钟在启用之前应该是稳定的。除非选择独立模式（请参阅串行控制端口部分），否则时钟将通过重置禁用，必须通过写入SPI端口启用才能正常运行。
为了保持尽可能高的性能，将内部主时钟信号的时钟抖动限制在300ps rms时间间隔误差（TIE）以下。即使在这些水平上，如果抖动频谱包含较大的频谱峰值，DAC输出中也可能出现额外的噪声或音调。如果不使用内部PLL，最好使用独立的晶体振荡器来生成主时钟。此外，特别重要的是，时钟信号在应用于AD1939之前，不要通过FPGA、CPLD或其他大型数字芯片（如DSP）。在大多数情况下，由于与其他无关的数字输出信号共享公共电源和接地连接，这会引起时钟抖动。当使用PLL时，参考时钟中的抖动会根据环路滤波器衰减到一定频率以上。