11月3日消息，据外媒报导，韩国三星电子近日告诉投资者，该公司将于2024年下半年开始使用其第二代3nm（SF3）制程技术及性能增强版的4nm（SF4X）制程技术来生产芯片。预计凭借这两个制程节点，将显著提高三星在晶圆代工市场的竞争地位，并藉由新制程来争取生产客户的新型产品。
三星电子在一份声明中表示，由于移动市场需求的反弹，加上高性能计算（HPC）市场需求的持续增长，预计整体市场将触底反弹，迈向增长方向。“因此，我们将在2024年下半年量产第二代3nm制程，以及用于HPC领域的第四代4nm制程技术来增强技术竞争力。”
根据现有数据显示，三星第二代3nm（SF3）制程技术，是针对第一代3nm（SF3E）制程技术的重大的升级。虽然目前第一代的3nm技术仅用于制造加密货币挖矿应用的小型芯片。但三星表示，其第二代3nm技术将通过允许在同一单元类型内，使用不同的环绕删极（GAA）晶体管/纳米片信道宽度，以进一步提供更大的多功能性设计。
尽管三星没有直接比较两代3nm制程的差异，但三星表示，第二代3nm制程技术比第二代的4nm米制程技术（4LPP）提供了更重大进步。其中，包括在相同功率和复杂性的情况下，执行性能提高了22%，或者在相同频率和晶体管数量下，功耗降低34%。而且，芯片面积也将减少21%。第二代3nm制程技术将于2024年下半年进入大批量生产阶段，同时比第一代3nm制程有更好的复杂设计选择。
另外，三星的4nm系列程技术也在不断发展当中。对此，三星则准备推出强化版的4nm（SF4X）制程技术，以为数据中心使用的高性能CPU和GPU进行而定制化的生产，这也将是近年来第一个专为高性能计算（HPC）应用而设计的制程节点。
三星的强化版的4nm制程技术有望将性能提高10%，同时功耗降低23%。虽然，三星尚未透露此比较的基准，但很可能参考了他们的当前标准的4nm制程技术流程。这种增强版制程是通过重新设计晶体管的源极和漏极区域、重新评价其在潜在高应力条件下的性能、应用先进的晶体管级设计技术协同优化（T-DTCO）以及实施来达成的。
报导强调，三星希望凭借着完善的MOL构架，使强化版的4nm制程技术能实现60mV的CPU硅验证最低工作电压（Vmin），将断态电流（IDDQ）的变异性降低10%，确保稳定的高电压（Vdd）运行以上1V且不会影响性能，并提高SRAM的制程程度。
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