ADRF5026 需要在 VDD 引脚施加正电源电压，在 VSS 引脚施加负电源电压。建议在电源线上使用去耦电容，以滤除高频噪声。所有射频端口（RFC、RF1 和 RF2）均为直流耦合至 0 V，当射频电位等于 0 V 时，射频端口无需隔直电容。射频端口内部已匹配至 50 Ω，因此无需外部匹配网络。在射频传输线上进行阻抗匹配可改善高频下的插入损耗和回波损耗性能。ADRF5026 内部集成了一个驱动器，用于执行逻辑功能并提供简化控制接口的优势。该驱动器具有两个数字控制输入引脚：CTRL 和 EN。当 EN 引脚为低电平时，施加到 CTRL 引脚的逻辑电平决定哪个射频端口处于插入损耗状态，哪个射频端口处于隔离状态。ADRF5026 支持全关断控制。当 EN 引脚为高电平时，无论 CTRL 引脚的逻辑状态如何，从 RF1 到 RFC 的路径以及从 RF2 到 RFC 的路径均处于隔离状态。RF1 和 RF2 端口端接至内部 50 Ω 电阻，而 RFC 端口变为开路反射。ADRF5026 设计为双向结构，具备相等的功率处理能力。射频输入信号 (RFIN) 可施加于 RFC 端口或 RF1/RF2 端口。隔离路径在未选中的 RFx 端口与插入损耗路径之间提供高损耗。理想的上电顺序如下：连接 GND。上电 VDD 和 VSS。应在 VDD 之后上电 VSS，以避免在上电斜坡期间 VDD 上出现电流瞬变。施加数字控制输入。数字控制输入的相对顺序并不重要。然而，若在 VDD 供电之前先对数字控制输入上电，可能会无意中正向偏置并损坏内部 ESD 保护结构。为避免此损害，请使用串联 1 kΩ 电阻限制流入控制引脚的电流。若控制器输出在 VDD 上电后仍处于高阻态且控制引脚未被驱动至有效逻辑电平，则可使用上拉或下拉电阻器。将射频输入信号施加至 RFC、RF1 或 RF2。理想的断电顺序是上电顺序...
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2026/3/5 13:36:28
毫米波 GaAs MMIC 的安装与键合技术电子元器件芯片应直接通过共晶焊或导电环氧树脂粘贴到接地平面上。推荐使用厚度为 0.127mm（5 mil）的氧化铝薄膜基板上的 50 欧姆微带传输线，用于将射频信号引入和引出芯片（下图）。若必须使用厚度为 0.254mm（10 mil）的氧化铝薄膜基板，则应将芯片抬高 0.150mm（6 mil），使芯片表面与基板表面齐平。实现此目的的一种方法是：先将厚度为 0.102mm（4 mil）的芯片粘贴到厚度为 0.150mm（6 mil）的钼散热片（moly-tab）上，再将该散热片粘贴到接地平面（下图）。微带基板应尽可能靠近芯片放置，以最小化键合线长度。典型的芯片至基板间距为 0.076mm 至 0.152mm（3 至 6 mil）。操作注意事项请遵循以下预防措施，避免造成永久性损坏。存储： 所有裸片均置于华夫格或凝胶基 ESD 防护容器中，然后密封于 ESD 防护袋内运输。一旦打开密封的 ESD 防护袋，所有芯片应储存在干燥氮气环境中。清洁度： 在洁净环境中操作芯片。切勿尝试使用液体清洗系统清洁芯片。静电敏感性： 遵循 ESD 防护措施，防止 ≥ ±250V 的静电放电冲击。瞬态干扰： 施加偏置时，应抑制仪器和偏置电源产生的瞬态干扰。使用屏蔽信号线和偏置电缆，以最小化电感耦合拾取。通用操作： 使用真空吸嘴或尖头弯镊子沿芯片边缘夹持芯片。芯片表面可能含有脆弱的空气桥结构，切勿用真空吸嘴、镊子或手指触碰。
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2026/3/5 13:22:55
HMC641A 电子元器件需要在 VSS 焊盘施加负电源电压，并在 CTRLA 和 CTRLB 焊盘提供两个逻辑控制输入，以控制 RF 路径的状态。根据施加到 CTRLA 和 CTRLB 焊盘的逻辑电平，一条 RF 路径处于“插入损耗”状态，而其余三条路径则处于“隔离”状态（见下图）。“插入损耗”路径负责在 RF 掷出焊盘与 RF 公共焊盘之间传导 RF 信号；“隔离”路径则在 RF 掷出焊盘（内部端接至 50 Ω 电阻）与插入损耗路径之间提供高衰减。理想的上电顺序如下：将芯片底部接地。为 VSS 供电。为数字控制输入供电。逻辑控制输入的相对上电顺序无关紧要。但需注意：若在 VSS 供电之前先给数字控制输入供电，可能导致内部静电放电（ESD）保护结构意外正向偏置，从而造成损坏。施加 RF 输入信号。该设计为双向结构：RF 输入信号可施加于 RFC 焊盘，此时 RF 掷出焊盘作为输出；或 RF 输入信号也可施加于 RF 掷出焊盘，此时 RFC 焊盘作为输出。所有 RF 焊盘均已通过直流耦合至 0 V，因此当 RF 线路电位等于 0 V 时，无需在 RF 焊盘处添加隔直电容。断电顺序应为上电顺序的逆序。
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2026/3/5 13:13:49
HMC830LP6GE 是一款低噪声、宽带宽的小数-N 锁相环（PLL）电子元件，其内部集成了一个基频为 1500 MHz 至 3000 MHz 的压控振荡器（VCO），以及一个内置 VCO 输出分频器（支持除以 1/2/4/6…60/62）。二者协同工作，使 HMC830LP6GE 能够生成从 25 MHz 至 3000 MHz 的频率。其集成的相位检测器（PD）和 delta-sigma 调制器可工作在高达 100 MHz 的频率下，从而实现更宽的环路带宽与优异的频谱性能。HMC830LP6GE 在全频段范围内具备相位噪声和无杂散性能，可有效最小化阻塞效应，并提升接收机灵敏度与发射机频谱纯度。其卓越的底噪水平（ -170 dBc/Hz）使其成为多种应用的理想信号源——例如：RF 混频器的本振（LO）、高频数据转换器的时钟源，或超低杂散应用中的可调谐参考源。HMC830LP6GE 的其他特性包括：RF 输出功率控制（0 至 9 dB，步长 3 dB）输出静音（Mute）功能delta-sigma 调制器“精确频率模式”，可使用户生成零频率误差的输出频率
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2026/3/5 11:52:15
PLL 共享 LD_SDO（锁定检测/串行数据输出）引脚以执行多种功能。虽然该引脚最常用于通过 SPI 从芯片读取锁存寄存器数据，但它也能导出各种有趣的信号和实时测试波形（包括锁定检测）。该引脚由一个三态 CMOS 驱动器驱动，输出阻抗约为 200 Ω。它关联有逻辑控制电路，可动态选择何时启用驱动器，以及决定从芯片导出哪个信号。在默认配置下，上电复位后，输出驱动器处于禁用状态，仅在适当寻址的 SPI 读周期期间才驱动输出。这允许其与其他设备共享同一总线上的输出。根据 SPI 模式的不同，SPI 读周期的“读取部分”被不同地识别：HMC SPI 模式：驱动器在 SPI 读周期的最后 24 位期间启用（写周期不启用）。Open SPI 模式：只要芯片被寻址即启用驱动器 —— 即，在 SEN 上升沿之前，SPI 周期的最后 3 位为 “000b”（见注 A）。为了监控任何 GPO 信号（包括锁定检测），请设置 Reg 0Fh[7] = 1，使 SDO 驱动器始终保持激活状态。这将阻止 LDO 驱动器进入三态，意味着 SDO 线无法与其他设备共享。芯片会在 SPI 读操作期间自动从 GPO 数据切换回 GPO 数据并导出 SDO 信号（见注 B）。为防止这种自动数据选择，并始终选择 GPO 信号，请设置 “Prevent AutoMux of SDO”（Reg 0Fh[6] = 1）。此操作下的相位噪声性能较差且未表征。此外，GPO 输出不应在正常运行中频繁切换，否则频谱性能可能下降。请注意，还有其他可用控制选项，若需与其他设备共享总线时可能有用：即使芯片被禁用，也允许驱动器保持激活（受上述条件约束）→ 设置 Reg 01h[7] = 0。完全禁用驱动器 → 设置 Reg 08h[5] = 0（此项优先级最高）。分别禁用驱动器的上拉或下拉部分 → 设置 Reg 0Fh[8] = 1...
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2026/3/5 11:37:52
工作原理HMC833LP6GE 电子元器件专为超低相位噪声应用而设计，其参考路径、相位检测器和电荷泵均采用极低噪声架构。HMC833LP6GE 包含以下功能模块：参考路径输入缓冲器及 ‘R’ 分频器VCO 路径输入缓冲器及多模数 ‘N’ 分频器ΔΣ 分数调制器相位检测器电荷泵带读写功能的串行端口通用输出（GPO）端口上电复位电路VCO 子系统内置自测试功能VCO 子系统HMC833LP6GE 内含一个可配置工作的 VCO 子系统，支持以下工作模式：基频（fo）模式：1500 MHz 至 3000 MHz除以 N（fo/N）模式：其中 N = 1, 2, 4, 6, 8 … 58, 60, 62（对应频率范围 25 MHz 至 1500 MHz）倍频（2fo）模式：3000 MHz 至 6000 MHz所有模式均可通过 VCO 寄存器进行编程设置，如下图所示。单一环路滤波器设计即可满足 HMC833LP6GE 的全部工作频率需求。
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2026/3/5 11:31:37
HMC860LP3E 是一款 BiCMOS 超低噪声四路输出稳压器。它采用外部去耦的低噪声带隙基准源，以实现最佳片内噪声性能。输出电压调节有多种方法可用于调节该电子元器件每路稳压器的输出电压。对于任意一路输出，若需设置为 5V，只需将对应的 HVx（x=1,2,3,4）引脚接地即可。如需其他电压值，则需外接电阻：若希望输出电压高于默认值，请在 RDx 与 GND 之间连接一个外部电阻；若希望输出电压低于默认值，请在 VRx 与 RDx 之间连接一个外部电阻。下图展示了内部电阻分压器的阻值，用于设定默认输出电压：a. 默认输出为 3V；b. 默认输出为 4.5V。同时给出两个不同电压设置的示例：c. 将默认 3V 输出调整为 3.3V —— 在 RDx 与 GND 之间连接一个 220kΩ 电阻；d. 将同一输出调整为 2.5V —— 在 VRx 与 RDx 之间连接一个 120kΩ 电阻。内部电阻具有 +270 ppm/°C 的温度系数（TempCo）。当使用具有不同温度系数的外部电阻来修改默认输出电压时，相应输出的温度特性会与此规格略有差异，但该差异通常非常小。
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2026/3/5 11:24:38
HMC860LP3E 是一款 BiCMOS 超低噪声四路输出稳压器。它采用外部去耦的低噪声带隙基准源，以实现最佳片内噪声性能。该电子元器件在 0.1 MHz 至 10 MHz 范围内具有高电源抑制比（PSRR），可有效抑制前级开关稳压器的噪声。其四路电压输出非常适用于频率生成子系统，包括 Hittite 公司带有集成 VCO 的广泛 PLL 产品线。稳定性为确保高电流稳压器 VR1 和 VR4 的稳定性，推荐采用以下两种方法：若输出端仅使用一个去耦电容，则该电容的等效串联电阻（ESR）必须在 0.2 Ω 至 2 Ω 之间，以保证在所有负载条件下系统稳定。此要求已在应用电路图中的 VR4 输出端体现。请注意，陶瓷电容通常具有极低的 ESR（谐振时甚至可低至 0.02 Ω），因此在这种情况下，需额外串联一个电阻以确保稳定性。若输出端连接多个电容（常见于对噪声和杂散信号敏感的电路中），另一种替代方案是在负载前、但在 100nF 反馈电容之后，串联一个小阻值电阻。此方法已在应用电路图中 VR1 输出端的 Rs1 处展示。该电阻的最小值为 0.1 Ω，最大值则由允许的输出电压降决定。由于 VR2 和 VR3 的工作电流较低，它们没有特殊的稳定性要求。典型的 10μF 陶瓷电容（ESR ≈ 0.02 Ω）即可满足其稳定性需求。
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2026/3/5 11:22:53
串行端口读操作SPI 接口可从芯片内部寄存器读取数据。数据在 SDO 引脚上输出。当器件未被寻址时，该引脚处于三态（高阻态）。然而，当器件被激活并被 SPI 主设备寻址后，HMC960LP4E 将控制 SDO 引脚，并在下一个 SPI 周期中通过该引脚输出数据。HMC960LP4E 在 SCK 的上升沿改变数据，而主机在 SCK 的下降沿读取来自 HMC960LP4E 的数据。一个典型的 READ 周期如下图所示，共包含 32 个时钟周期。要具体读取某个寄存器的内容，必须先将该寄存器的地址写入专用的寄存器 0h。这需要两个完整的 SPI 周期：第一个周期用于写入目标地址，第二个周期用于检索数据。随后即可启动一次读操作，步骤如下：主机拉低 SEN（低电平有效的串行端口使能信号），然后在 SCK 上产生一个上升沿。HMC960LP4E 在 SEN 之后的第一个 SCK 上升沿读取 SDI 上的最高有效位（MSB）。HMC960LP4E 在接下来的 23 个 SCK 上升沿中依次接收 D23:D0 数据位（共 24 位数据）。这些数据位的最低有效部分（LSBs）表示即将要读取的目标寄存器地址。主机在接下来的 5 个 SCK 下降沿上放置 5 位寄存器地址 A4:A0（从 MSB 到 LSB），HMC960LP4E 在对应的 SCK 上升沿读取这些地址位。对于读操作，此地址应固定为 “00000”。主机在接下来的 3 个 SCK 下降沿上放置 3 位芯片地址 110（从 MSB 到 LSB）。注意：HMC960LP4E 的芯片地址固定为 “6d” 或 “110b”。在第 32 个 SCK 上升沿之后，SEN 由低电平变为高电平，标志着 READ 周期的第一部分完成。主机再次拉低 SEN（ active low Serial Port Enable），然后在 SCK 上产生一个上升沿...
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2026/3/5 11:17:29
串行端口接口HMC960LP4E 提供一个四线串行端口，用于与主控制器进行简单通信。典型的串行端口操作可在 SCK 时钟频率高达 30 MHz 下运行。关于 HMC960LP4E 的 SPI 访问细节将在以下章节中提供。请注意，下述 READ 操作之前必须始终先执行一次对寄存器 0 的 WRITE 操作，以定义要查询的寄存器。此外，请注意每个 READ 周期实际上也是一个 WRITE 周期——在读取数据的同时，发送到 SPI 的数据也会被存储到 HMC960LP4E 中（当 SEN 信号变高时）。如果不需要此行为，建议在 READ 操作期间向寄存器 0 写入数据，以确保器件状态不受影响。上电复位与软复位HMC960LP4E 电子元器件内置上电复位（POR）功能和可通过串行端口访问的软复位（SR）功能。POR 在 HMC960LP4E 电源循环时触发；SR 则通过 SPI 接口实现：先向寄存器 0h 写入 20h，再写入 00h。所有芯片寄存器将在上电后约 250 微秒内恢复至默认状态。串行端口写操作主机在 SCK 的下降沿改变数据，而 HMC960LP4E 在 SCK 的上升沿读取数据。一个典型的 WRITE 周期如下图所示，共包含 32 个时钟周期：主机同时拉低 SEN（低电平有效的串行端口使能信号），并将数据的最高有效位（MSB）置于 SDI 线上，随后在 SCK 上产生一个上升沿。HMC960LP4E 在 SEN 之后的第一个 SCK 上升沿读取 SDI 上的 MSB。HMC960LP4E 在接下来的 23 个 SCK 上升沿中依次接收 D23:D0 数据位（共 24 位数据）。主机在接下来的 5 个 SCK 下降沿上放置 5 位寄存器地址 A4:A0（从 MSB 到 LSB），HMC960LP4E 在对应的 SCK 上升沿读取这些地址位。主机在接下来的 3 个 SC...
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2026/3/5 11:13:51
最大与最小编码速率LTC2209 的最大编码速率为 160Msps。为使 ADC 正常工作，编码信号应具有 50%（±5%）的占空比。每个高电平周期必须至少持续 3.65ns，以确保 ADC 内部电路有足够的时间建立并正常运行。使用变压器配合差分正弦驱动，或采用对称差分逻辑（如 PECL 或 LVDS），可轻松实现精确的 50% 占空比。当使用单端 ENCODE 信号时，不对称的上升和下降时间可能导致占空比严重偏离 50%。若输入时钟不具备 50% 占空比，可选用时钟占空比稳定器电路。该电路利用 ENC 引脚的上升沿对模拟输入进行采样；其下降沿被忽略，并由锁相环（PLL）生成一个内部下降沿。输入时钟占空比可在 30% 至 70% 范围内变化，而时钟占空比稳定器将维持恒定的 50% 内部占空比。若时钟长时间关闭，占空比稳定器电路需要一百个时钟周期才能使 PLL 锁定到输入时钟。若要使用时钟占空比稳定器，MODE 引脚必须通过外部电阻连接至 1/3VDD 或 2/3VDD。LTC2209 电子元件采样率的下限由采样保持电路的电压跌落决定。该 ADC 的流水线架构依赖于在小容量电容器上存储模拟信号。结漏电流会放电这些电容器。因此，LTC2209 规定的最低工作频率为 1Msps。
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2026/3/4 11:46:43
驱动编码输入LTC2209 的噪声性能不仅取决于模拟输入，同样也取决于编码信号的质量。编码输入设计为差分驱动，主要目的是提高对共模噪声源的抗干扰能力。每个输入端通过一个 6kΩ 电阻偏置至 1.6V 偏置电压。该偏置电阻设定了变压器耦合驱动电路的直流工作点，也可用于设定单端驱动电路的逻辑阈值。编码信号上存在的任何噪声都会导致额外的孔径抖动，该抖动将以均方根（RMS）方式与 ADC 固有的孔径抖动相加。在对抖动敏感的应用中（高输入频率），请考虑以下事项：应使用差分驱动。尽可能使用较大的幅度。若采用变压器耦合，可使用更高的匝数比以增大信号幅度。若 ADC 由固定频率的正弦信号时钟驱动，应对编码信号进行滤波，以降低宽带噪声。平衡两个编码输入端的电容和串联电阻，使任何耦合噪声在两个输入端均表现为共模噪声。编码输入的共模电压范围为 1.2V 至 VDD。每个输入端均可从地电平驱动至 VDD，适用于单端驱动模式。
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2026/3/4 11:43:34
LTC2209是一款CMOS流水线多步转换器，带有前端PGA（可编程增益放大器）。如文中图片所示，该转换器具有五级流水线ADC级；采样模拟输入将在七个时钟周期后转换为数字值。模拟输入采用差分方式以提高共模噪声抑制能力并最大化输入范围。此外，差分输入驱动将减少采样和保持电路的偶次谐波。编码输入也采用差分方式以提高共模噪声抑制能力。LTC2209电子元器件根据差分ENC+/ENC-输入引脚的状态有两个工作相位。为简洁起见，当ENC+大于ENC-时，本文将其称为ENC高电平；当ENC+小于ENC-时，称为ENC低电平。如文中图片所示，每个流水线级包含一个ADC、一个重构DAC和一个级间放大器。工作时，ADC对该级的输入进行量化，DAC从输入中减去量化值以产生残差。残差被放大并由残差放大器输出。各级流水线交替工作，因此当奇数级输出其残差时，偶数级正在采集该残差，反之亦然。当ENC为低电平时，模拟输入被差分采样到模块图中的"输入采样/保持"电容上。在ENC从低电平跳变到高电平的瞬间，采样电容上的电压被保持。当ENC为高电平时，采样电容上保持的输入电压由采样/保持放大器缓冲，该放大器驱动第一级流水线ADC。第一级在ENC高电平期间采集采样/保持放大器的输出。当ENC回到低电平时，第一级产生其残差，该残差被第二级采集。同时，输入采样/保持电路返回采集模拟输入。当ENC变为高电平时，第二级产生其残差，该残差被第三级采集。第三级和第四级重复相同的过程，最终在第四级产生残差，该残差被送到第五级进行最终评估。第一级之后的每个ADC级都有额外的范围以适应闪存和放大器的失调误差。所有ADC级的结果被数字延迟，以便在送入输出缓冲器之前，可以在校正逻辑中正确组合。
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2026/3/4 11:36:12
LTC2209是一款160Msps（每秒百万采样）16位模数转换器（ADC），专为数字化高频、宽动态范围信号而设计，输入频率可达700MHz。该ADC的输入范围可通过PGA（可编程增益放大器）前端进行优化。LTC2209电子元件非常适合要求苛刻的通信应用，其交流性能包括77.3dBFS的噪声基底和100dB的无杂散动态范围（SFDR）。70fsRMS的超低抖动允许对高输入频率进行欠采样，并具有出色的噪声性能。最大直流规格包括±5.5LSB的积分非线性（INL）和±1LSB的差分非线性（DNL，无丢码）。数字输出可以是差分LVDS或单端CMOS。CMOS输出有两种格式选项：以全数据速率运行的单总线，或以半数据速率运行的解复用总线。独立的输出电源允许CMOS输出摆幅范围为0.5V至3.6V。ENC+和ENC-输入可以差分或单端方式驱动，输入信号可以是正弦波、PECL、LVDS、TTL或CMOS。可选的时钟占空比稳定器允许在宽范围的时钟占空比下实现全速高性能工作。具备的特征采样率：160Msps77.3dBFS噪声基底100dB SFDR250MHz时SFDR84dB（1.5VP-P输入范围）PGA前端（2.25VP-P或1.5VP-P输入范围）700MHz全功率带宽S/H可选内部沟渠可选数据输出随机化器LVDS或CMOS输出单路3.3V电源功耗：1.53W时钟占空比稳定器引脚兼容系列：130Msps:LTC2208（16位），LTC2208-14（14位）105Msps:LTC2217（16位）64针（9mm×9mm）QFN封装
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2026/3/4 11:12:36
LTC4266 使用标准的 SMBus/I²C 两线接口与主机通信。该器件为纯从设备，通过标准 SMBus 协议与主机主设备通信。中断信号通过 INT 引脚通知主机。LTC4266 电子元件要求 VDD 和 VEE 电源轨均存在，串行接口方可正常工作。总线寻址LTC4266 的主串行总线地址为 010xxxxb，其中低四位由 AD3–AD0 引脚设定，允许在单条总线上最多连接 16 个 LTC4266。所有 LTC4266 还响应地址 0110000b，使主机能够在单次事务中向多个 LTC4266 写入相同命令（通常为配置命令）。若 LTC4266 正在断言 INT 引脚，它还将根据 SMBus 规范响应警报响应地址 (0001100b)。中断与 SMBALERT大多数 LTC4266 端口事件可被配置为触发中断，即断言 INT 引脚以通知主机相关事件。这消除了主机轮询 LTC4266 的需求，从而减少串行总线流量并节省主机 CPU 周期。多个 LTC4266 可共享一条公共 INT 线路，主机可通过 SMBALERT 协议（ARA）确定是哪个 LTC4266 引发了中断。
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2026/3/4 11:08:46
MOSFET 故障检测LTC4266 的 PSE 端口设计可承受一定程度的滥用，但在极端情况下，外部 MOSFET 仍可能损坏。失效的 MOSFET 可能出现源极与漏极短路，导致端口在应关闭时仍表现为导通状态；此状况还会引起检测电阻熔毁，从而关闭端口，但会导致 LTC4266 的 SENSE 引脚电压异常升高。失效的 MOSFET 也可能出现栅极与漏极短路，导致 LTC4266 的 GATE 引脚电压异常升高。LTC4266 的 SENSE 和 GATE 引脚设计可耐受高达 80V 的故障电压而不受损。若 LTC4266 电子元件检测到上述任一条件持续超过 180μs，它将禁用该端口的所有功能、降低该端口的栅极驱动下拉电流，并报告“FET Bad”故障。这通常属于永久性故障，但主机可通过复位该端口或复位整个芯片尝试恢复（前提是端口复位未能清除故障）。如果 MOSFET 确实已损坏，故障将迅速重现，端口会再次自行禁用。LTC4266 的其余端口不受影响。开路或缺失的 MOSFET 不会触发“FET Bad”故障，但如果 LTC4266 尝试向该端口供电，则会引发 ISTART 故障。
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2026/3/4 11:07:00
端口的工作模式决定了 LTC4266 何时运行检测周期。在手动模式下，端口将保持空闲状态，直到主机发出检测命令。随后它将执行检测、报告结果，并返回空闲状态等待下一条命令。在半自动模式下，LTC4266 电子元件会自主轮询端口以查找 PD，但不会施加电源，除非主机明确下令。每次检测周期结束时，端口状态寄存器都会更新。如果检测到有效签名电阻且启用了分类功能，端口将对 PD 进行分类并报告该结果。之后，端口将至少等待 100ms（若启用中跨模式则为 2 秒），然后重复检测周期，以确保端口状态寄存器中的数据是最新的。如果端口处于半自动模式且高功率操作已启用，则仅当当前检测结果为“检测到 Good”时，端口才会响应加电命令而开启电源。任何其他检测结果在收到加电命令时都将生成 ISTAR 故障。如果未处于高功率模式，端口将忽略检测结果，并在收到命令时施加电源，从而维持与 LTC4259A 的向后兼容性。AUTO 引脚模式的行为类似于半自动模式；但在报告“检测到 Good”且端口已完成分类（如已启用分类）后，它会自动施加电源，无需主机干预。在 AUTO 引脚模式下，ICUT 和 ILIM 阈值会自动设定。当端口初始上电时 AUTO 引脚为低电平、处于关断模式，或相应的检测使能位被清零时，签名检测电路将被禁用。
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2026/3/4 11:03:00
向后兼容性LTC4266 该电子元器件在软件和引脚功能上均设计为与早期 PSE 芯片向后兼容。现有系统中使用 LTC4258 或 LTC4259A（或兼容器件）的，可直接替换为 LTC4266，无需修改软件或 PCB 布局；仅需对物料清单（BOM）进行微小调整，即可实现完全符合 802.3at 标准的设计。由于具备向后兼容特性，当按推荐方式运行 LTC4266 时，部分内部寄存器可能冗余或未使用。特殊兼容性模式说明：LTC4266 可使用 0.5Ω 或 0.25Ω 的检测电阻，而 LTC425x 系列始终使用 0.5Ω。为保持兼容性，若 AUTO 引脚在上电时为低电平，则 LTC4266 默认采用 0.5Ω 检测电阻；若为上电高电平，则默认采用 0.25Ω。该电阻值设置可在上电后随时重新配置。特别是那些使用 0.25Ω 检测电阻且将 AUTO 引脚拉低的系统，必须在上电后重新配置电阻设置。LTC4259A 包含交流和直流断开检测电路，而 LTC4266 仅支持直流断开检测。为保持兼容性，用于启用 LTC4259A 中交流断开功能的寄存器位，在 LTC4266 中虽被实现，但实际只是镜像了用于直流断开的位。LTC4258 和 LTC4259A 要求在 OUTn 引脚与外部 MOSFET 的漏极之间接入 10kΩ 电阻。使用 LTC4266 时，这些电阻必须短接或用零欧姆跳线替代。LTC4258 和 LTC4259A 包含一个 BYP 引脚，通过 0.1μF 电容去耦至 AGND。该引脚在 LTC4266 上改为 MID 引脚。对于端点应用，应移除此电容；对于中跨应用，则应替换为零欧姆跳线。
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2026/3/4 11:01:06