ADRF6780是一款采用硅锗(SiGe)设计的宽带、微波上变频器，针对点到点微波无线电设计进行优化，工作频率范围为5.9 GHz至23.6 GHz。该上变频器提供两种频率转换模式。下面就一块了解以下其引脚配置吧！
ADRF6780微波变频器引脚配置
| 引脚编号 | 缩写 | 说明 |
| 1 | VDET | RF检测器输出。电压输出与分贝RF输出功率成正比。检测器斜率标称值为50mV/dB。 |
| 2 | VPDT | RF检测器的电源连接。在VPDT引脚处并联100pF和0.1μF电容，尽量靠近该引脚。注意，此引脚必须始终提供5V电压。 |
| 3, 9 | VPRF | RF路径的电源连接。在VPRF引脚处并联100pF和0.1μF电容，尽量靠近这些引脚。 |
| 4, 6, 8, 19, 29 | AGND | 模拟地。将这些引脚连接到低阻抗接地平面。 |
| 5, 7, 10 | RFOP, RFON, VATT | RF输出。这些输出是RF路径的100Ω差分输出。频率范围是5.9GHz至23.6GHz。调制器输出衰减器控制输入。RF电压可变衰减器通过向VATT引脚施加0V至2.6V的控制电压来控制。VATT电压增加时增益增加。此引脚在中心增益范围内以分贝为单位呈线性。 |
| 11 to 14 | BBQN, BBQP, BBIP, BBIN | I通道和Q通道基带输入。这些输入是高输入阻抗的，通常使用片外终端连接到100Ω电阻。这些引脚上的标称共模偏置电平必须为0.5V。 |
| 15 | VPBB | 基带路径的电源连接。在VPBB引脚处并联100pF和0.1μF电容，尽量靠近该引脚。 |
| 16 | PWDN | 掉电。当PWDN引脚处于低逻辑电平（<0.5V）时，ADRF6780上电。要使ADRF6780掉电，请施加高逻辑电平（>1.2V）。当ADRF6780上电时，SPI也可用作掉电功能。PWDN引脚有一个内部18kΩ下拉电阻。 |
| 17 | \\overline{RST}overlineRST | 复位。此引脚提供将SPI重置为默认寄存器设置的能力。在正常操作中，将\\overline{RST}overlineRST引脚拉至高逻辑电平。将\\overline{RST}overlineRST引脚驱动为低逻辑电平会加载默认SPI寄存器设置。\\overline{RST}overlineRST引脚有一个内部7.75kΩ上拉电阻。 |
| 18, 20 | IFIN, IFIP | IF输入。这些输入是用于IF上变频的100Ω差分输入，并且必须交流耦合。当设置IF模式时，从I/Q线路中移除0Ω R10至R13电阻。 |
| 21 | VPBI | 电源连接。在VPBI引脚处并联100pF和0.1μF电容，尽量靠近该引脚。 |
| 22, 23 | VP18, SDIN | 1.8V电源。在VP18引脚处并联100pF和0.1μF电容，尽量靠近该引脚。串行数据输入。成功执行写入命令后，应用于SDIN引脚的串行数据会加载到SPI寄存器中（参见图68至图70）。第一个最高有效位（MSB）是控制位，它确定数据是写入寄存器（逻辑高）还是从串行数据输出引脚（逻辑低）读取。SDIN引脚有一个内部18kΩ下拉电阻。 |
| 24, 25, 26 | SCLK, SDTO,\\overline{SEN}overlineSEN | 串行时钟。此引脚是SPI接口的时钟输入。SCLK引脚有一个内部18kΩ下拉电阻。串行数据输出。SDTO引脚提供SPI读回功能。正常操作参见时序图（图68至图70）。SDTO引脚有一个内部18kΩ下拉电阻。串行使能。当\\overline{SEN}overlineSEN输入引脚变为高电平时，移位寄存器中存储的数据会加载到寄存器中。\\overline{SEN}overlineSEN引脚有一个内部7.75kΩ上拉电阻。 |
| 27, 31 | VPLO | LO路径的电源连接。在VPLO引脚处并联100pF和0.1μF电容，尽量靠近该引脚。 |
| 28, 30 | LOIN, LOIP | LO输入。这些输入是LO路径的100Ω差分输入。LO输入频率范围是5.4GHz至14GHz。可以通过SPI命令启用片上LO频率倍频器。 |
| 32 | ALM | 报警。ALM引脚指示内部报警条件。当检测到报警条件时，ALM引脚为低逻辑电平。 |
| EP | 裸露焊盘。将裸露焊盘焊接到低阻抗接地平面。 |
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