在“连接瞬间”，LTC4307 会最大程度减少 I/O 卡带来的干扰。
当 LTC4307 从 UVLO（欠压锁定）状态恢复后，它会同时监测背板和卡侧的 I²C 总线，直到检测到“停止位”或“总线空闲”条件，表明数据事务已完成。
当两侧均空闲，或一侧为停止位而另一侧为空闲时，输入-输出连接电路被激活，将卡侧的 SDA/SCL 与背板侧的对应总线连通。同时，预充电电路被关闭，且只有在 VCC 再次低于 UVLO 阈值时才会重新激活。
连接电路
一旦连接电路激活，SDAIN 与 SDAOUT 引脚的功能完全相同：任一引脚被强制拉低，则两个引脚都表现为低电平。LTC4307 可容忍符合 I²C 规范的直流逻辑低电压，最高可达 0.3VCC。
当 LTC4307 检测到总线上升沿时，只要总线电压低至 0.48 V 就会关闭内部下拉器件，并开启上升沿加速器。这种设计既最大化加速效果，又与 LTC4300 系列总线缓冲器保持兼容。
需注意：若系统中有器件使用时钟拉伸或仲裁，它们必须在 LTC4307 输入端把逻辑低压到 0.48 V 以下。
只有 SDAIN 与 SDAOUT 两侧的所有器件都释放总线后，总线才进入逻辑高状态；SCLIN 与 SCLOUT 同理。该特性确保时钟拉伸、时钟同步、仲裁以及应答协议在任何拓扑下都能正确工作。
连接电路的另一关键特性是双向缓冲，将背板与卡的电容隔离。因此，背板侧的波形与卡侧会略有差异。
输入-输出偏移电压
当任意数据或时钟引脚被外部驱动为逻辑低电平 VLOW1 时，LTC4307 会把对侧对应引脚调节到比 VLOW1 高约 60 mV 的电压。该偏移几乎与上拉电流无关（详见“典型性能曲线”）。
传播延迟
在上升沿期间，每一侧的上升时间由该侧的上拉电阻与等效电容决定。若两侧上拉电阻相同，则上升时间差与两侧电容差成正比。图 2 给出 VCC = 5.5 V、每侧 10 kΩ 上拉、一侧 50 pF、另一侧 150 pF 时的波形：输出侧电容更小，上升更快，因而等效传播延迟为负值。
对于下降沿，连接电路会产生固定正向延迟。图 3 在相同条件下，用外部 N 沟道 MOSFET 把 150 pF 侧拉低，LTC4307 在对侧产生约 80 ns 的延迟。该延迟始终为正，并随电源电压、温度、上拉电阻及两侧总线电容而变化。
“典型性能曲线”部分给出了 10 kΩ 上拉、两侧 50 pF 时，延迟随温度、电压的变化曲线。此外，tpHL 与 Cout 的关系曲线（VCC = 5.5 V）显示：输出电容从 50 pF 增至 150 pF 时，tpHL 由 81 ns 增至 91 ns；更大的输出电容会带来更长延迟（最高约 125 ns）。
用户必须量化自己系统中“上升沿”与“下降沿”传播延迟的差异，并相应调整建立时间与保持时间。
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