PLL子系统通过N分频器（整数部分值设置在寄存器0x03，小数部分值设置在寄存器0x04）将VCO输出分频至所需的比较频率，在鉴相器(PD)中将分频后的VCO信号与分频后的参考信号（参考分频器设置在寄存器0x02）进行比较，并通过电荷泵(CP)（配置在寄存器0x09）向VCO子系统提供调谐电压。
PLL子系统的其他功能包括：
Δ-Σ配置（寄存器0x06）
精确频率模式（配置在寄存器0x0C、寄存器0x03和寄存器0x04）
LD配置（使用寄存器0x07配置锁定检测，使用寄存器0x0F配置SDO输出引脚）
外部CEN引脚用作硬件PLL使能引脚。CEN引脚不影响VCO子系统
更改ADF5610输出频率只需对PLL子系统的分频寄存器进行写入操作。
PLL子系统的分频寄存器（寄存器0x03和寄存器0x04）设置VCO子系统的基频（3650 MHz至7300 MHz）。通过调谐至适当的VCO基频（3650 MHz至7300 MHz）、编程设置N分频器（寄存器0x03和寄存器0x04），以及在VCO子系统中编程设置输出分频器（1至128分频，在VCO寄存器0x02中），可产生57 MHz至14,600 MHz的输出频率。
根据频率步进大小，高性能应用可能需要额外写入一个或多个寄存器，以优化杂散、环路带宽和建立时间，或在新频率下设置锁定检测窗口。