高速电路板设计技术
作为超高速器件，LTC6752 系列成员若未在电路板层面遵循某些指导原则，容易产生输出振荡。低阻抗电源平面，特别是针对 VDD 和 VEE 引脚，有助于减少由电源弹跳引起的振荡。由于更大的摆幅和更高的输出电流驱动能力，电源弹跳在较高输出供电电压下往往会恶化。必须最小化输出引脚与输入引脚之间的寄生反馈。LTC6752 系列成员的引脚排列已优化以最小化寄生反馈。电路板上的输入走线与输出走线应彼此远离放置。如果无法做到这一点，则应使用接地走线或电源走线作为隔离保护（guard）。如果可能，应使用一条不直接连接到器件电源引脚、而是直接连接到电路板电源端子的电源/接地走线来实现此目的。
正电源引脚应充分旁路至 VEE 引脚，以最小化电源瞬态。由于该器件的高速特性，需要低 ESR 和低 ESL 电容。即使几纳亨的寄生迹线电感与电源旁路串联，也可能在输出转换期间导致电源引脚上出现数百毫伏的振铃。推荐将一个 2.2 μF 电容与多个低 ESL、低 ESR 的 100 nF 电容并联，并尽可能靠近电源引脚连接，以最小化迹线阻抗。在许多应用中，VEE 引脚将连接至地。在 VEE 引脚未连接至地的应用中，正电源仍应旁路至 VEE。VEE 引脚也应通过一个 2.2 μF 电容与低 ESL、低 ESR 的 100 nF 电容（如可行）并联旁路至接地平面。
对于具有独立正输入和正输出供电的器件，电容器不应放置在两个正电源之间；否则，由输出切换引起的干扰会耦合回输入端。
为最小化电源弹跳，电路板布局必须仔细考虑电源电流返回路径。输出电流将通过可用的最低阻抗路径返回至电源。如果负载的终端连接在电路板上易于获得，则 VEE 应如前所述，使用 2.2 μF 和 100 nF 电容旁路至终端连接点。
由于 LTC6752/LTC6752-1/LTC6752-2/LTC6752-3/LTC6752-4 电子元器件的快速上升/下降时间，输出迹线应采用低阻抗接地平面进行屏蔽，以最小化电磁干扰。由于 LTC6752-3 输出的互补性质，可提供一阶 EMI 抵消。
当输入 slew rate 较小时，在输入转换期间，即使仅有一毫伏的地弹跳，也可能在输出引脚处引发持续振荡。对于输入 slew rate 较低的应用，不应通过将 LE/HYST 引脚置高来移除内部迟滞，因为增加迟滞可使比较器对地弹跳等干扰更具免疫力。可通过调整 LE/HYST 引脚电压或如“迟滞”所述增加正反馈来增大迟滞，从而进一步提升噪声免疫力。