HMC7044使用两个PLL的级联，称为双环拓扑。术语双环有时也指其他架构；
在这种架构中，第一PLL（PLL1）通常作为抖动衰减器运行。PLL1使用非常窄的环路带宽将干净的本地VCXO锁定到相对嘈杂的参考。环路带宽保留了参考信号的平均频率（通常是正确的），同时抑制了其大部分噪声。
第二个PLL采用这种低噪声VCXO，并将其乘以VCO频率（在2 GHz至3 GHz范围内），附加噪声很小。该架构提供了输出频率锁定到输入参考信号的好处，同时对其噪声分布不敏感。
在HMC7044等IC中，VCO随后连接到输出通道阵列，每个通道都有一个可选的RF分频器和相位控制。区分支持JESD204B的IC的关键特征是能够确保所有输出及其相关分压器每次都具有用户定义的相位关系，而不管工艺、电压或温度如何。
这种能力对于支持数据转换器的JESD204B SERDES标准是必要的，但在其他应用中，在所有形式的阵列系统和许多测试和测量场景中，它也是一个非常有用的功能。