ERZ-HPA-4000-4500-28-E Q波段功率放大器
2023/1/28 16:34:22
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ERZ-HPA-4000-4500-28-E是一款Q波段放大器，提供高达27 dBm的增益和24 dB的增益。紧凑的尺寸和模块化使其成为广泛应用的理想选择。
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2026-02-06
Sallen-Key 滤波器AD8231 中的额外运放可用于构建二阶 Sallen-Key 滤波器。此类滤波器可在模数转换器之前去除多余噪声或执行抗混叠功能。上图图 展示了如何构建一个二阶低通巴特沃斯滤波器。元件 R1、R2、C1 和 C2 设置滤波器的频率。R3 和 R4 的比值设置滤波器的峰值。如果 R4 等于 10 kΩ，R3 应等于 5.9 kΩ 以获得最佳的二阶响应。根据 AD8231 前后的电路，可能实现三阶滤波器。如果前级具有较小的输出阻抗，可在仪表放大器之前增加一个极点（R6、R7 和 C4）。如果后级具有较高的输入阻抗，可在运放之后增加一个极点（R5 和 C3）。为补偿第三极点的额外衰减，Sallen-Key 级的峰值应更高；R3 和 R4 都应设为 10 kΩ 以获得最佳响应。注意，除了设置滤波器的峰值外，R3/R4 的比值还设置直流增益：G = 1 + R3/R4。如果需要较低的直流增益，可将 R1 替换为分压器，其中分压器的输出电阻等于所需的 R1 值。第一张图片则 显示了一个连接到 R4 和仪表放大器基准的偏置点。滤波器级围绕此偏置点放大信号。偏置点通常为电源中点，且应为低阻抗。
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2026-02-06
AD8231放大器架构AD8231 基于经典的 三运放拓扑结构。该拓扑有两个级：第一级：前置放大器，提供放大第二级：差分放大器，消除共模电压下图显示了 AD8231 的简化原理图。前置级由放大器 A1、放大器 A2 和数控电阻网络组成。第二级是由放大器 A3 和四个 14 kΩ 电阻组成的增益为 1 的差分放大器。A1、A2 和 A3 均为零漂移、轨到轨输入、轨到轨输出放大器。AD8231 的设计使其在温度范围内极其稳定。AD8231 使用内部薄膜电阻来设置增益。由于所有电阻都在同一芯片上，增益温度漂移性能和 CMRR 漂移性能优于使用外部电阻的拓扑所能达到的性能。AD8231 还使用自动归零拓扑来消除其所有内部放大器的失调。由于该拓扑持续校正任何失调误差，失调温度漂移几乎不存在。AD8231 还包括一个自由运算放大器。与 AD8231 中的其他放大器一样，它也是零漂移、轨到轨输入、轨到轨输出架构。
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2026-02-06
AD8231是一款低漂移、轨到轨仪表放大器，具有软件可编程增益1、2、4、8、16、32、64、128。可通过数字逻辑或引脚搭接进行增益编程。AD8231特别适合要求在宽温度范围内具有高精度性能的应用，如工业温度检测和数据记录等。增益设置电阻位于内部，因此对于1至32的增益，最大增益漂移仅为10 ppm/°C。因为采用自稳零输入级，所以最大输入失调为15 μV，而最大输入失调漂移仅为50 nV/°C。共模抑制比(CMRR)在G = 1时为80 dB，并随增益提高而增加，最高为110 dB。AD8231还内置一个非专用运算放大器，可以用来提供附加增益、差分信号驱动或滤波功能。与仪表放大器一样，运算放大器也具有自稳零架构、轨到轨输入和轨到轨输出。AD8231具有关断功能，可以将功耗降至最大仅1 μA。在关断模式下，两个放大器均具有高输出阻抗，因而可以轻松地将多个放大器进行多路复用，而不需要附加开关。 AD8231的额定温度范围为−40°C至+125°C扩展工业温度范围，采用4 mm × 4 mm、16引脚LFCSP封装。具备的特征： 数字/引脚可编程增益G=1、2、4、8、16、32、64或128指定范围为-40°C至+125°C50 nV/°C最大输入偏移漂移10 ppm/°C最大增益漂移出色的直流性能80 dB最小CMR，G=115 µV最大输入偏移电压500 pA最大偏置电流0.7 µV p-p噪声（0.1 Hz至10 Hz）交流性能好2.7 MHz带宽，G=11.1 V/μs转换速率轨对轨输出关机/多路复用额外运算放大器单电源范围：3 V至5 V双电源范围：±1.5 V至±2.5 V
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2026-02-06
设计容纳 AD7606C-18 的 PCB 时，建议遵循以下布局指南：接地平面：如果系统中多个器件需要模数地连接，使用完整的接地平面（不在模拟地和数字地之间分割）接地连接：与接地平面建立稳定连接。避免多个接地引脚共享一个连接。对每个接地引脚使用单个过孔或多个过孔连接到接地平面避免数字线下穿：避免在器件下方走数字线，因为这会将噪声耦合到芯片上。允许模拟地平面在 AD7606C-18 下方运行以避免噪声耦合屏蔽快速开关信号：用数字地屏蔽 CONVST 或时钟等快速开关信号，避免向电路板其他部分辐射噪声，并确保它们不靠近模拟信号路径避免信号交叉：避免数字和模拟信号交叉正交布线：确保电路板上相邻层的走线相互垂直，以减少贯穿电路板的馈通效应电源线设计：确保 AD7606C-18 的 AV_CC 和 V_DRIVE 引脚的电源线使用尽可能大的走线，以提供低阻抗路径并减少电源线上的毛刺效应。尽可能使用电源平面，并在 AD7606C-18 电源引脚和电路板电源走线之间建立稳定连接。对每个电源引脚使用单个过孔或多个过孔去耦电容放置：将去耦电容放置在靠近（理想情况下直接紧贴）电源引脚及其相应接地引脚的位置。将 REFIN/REFOUT 引脚和 REFCAPA 引脚及 REFCAPB 引脚的去耦电容尽可能靠近各自相应的 AD7606C-18 引脚。尽可能将这些电容放置在 AD7606C-18 器件的同一侧为了确保在包含多个AD7606C-18设备的系统中稳定的设备间性能匹配，AD7606C-118设备之间的对称布局非常重要。图 122 显示了 AD7606C-18 PCB 顶层推荐的去耦方式。图 123 显示了底层去耦，用于四个 AV_CC 引脚和 V_DRIVE 引脚的去耦。当 AV_CC 引脚的陶瓷 100 nF 电容放置在靠近各自器件引脚的位置时，引脚 37 和引脚 38 之间可以共享一个...
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2026-02-06
AR ADCAD7606C-18 允许 ADC 以 18 位分辨率精确采集满量程幅度的输入信号。所有八路 SAR ADC 在 CONVST 信号的上升沿同时采样各自的输入。BUSY 信号指示转换是否正在进行。因此，当 CONVST 信号的上升沿施加时，BUSY 引脚变为高电平，并在整个转换过程结束时转换为低电平。所有八个通道的转换过程结束由 BUSY 信号的下降沿指示。当 BUSY 信号边沿下降时，下一组转换的采集时间开始。BUSY 信号为高电平时，CONVST 信号的上升沿无效。BUSY 输出变为低电平后，可通过并行或串行接口从输出寄存器读取新数据。或者，如"转换期间读取"部分所述，在 BUSY 引脚为高电平时，可以读取前一次转换的数据。AD7606C-18 包含一个片内振荡器来执行转换。所有 ADC 通道的转换时间为 t_CONV（见下表）。在软件模式下，可以选择通过 CONVST 引脚施加外部时钟。提供低抖动外部时钟可提高大过采样比下的 SNR 性能。将所有未使用的模拟输入通道连接到 AGND。任何未使用通道的结果仍包含在数据读取中，因为所有通道始终被转换。