该设备的高频性能和极低的抖动,为时钟精度、高频数据转换器提供了一个很好的解决方案,而不会降低信噪比。四个高频时钟输出和具有较大分频器范围的附加LOGICLK输出中的每一个都与SYSREF输出时钟信号配对。JESD接口的SYSREF信号可以在内部生成,也可以作为输入传入并重新计时到设备时钟。对于数据转换器时钟应用,时钟的抖动小于数据转换器的孔径抖动是至关重要的。在必须对四个以上的数据转换器进行计时的应用中,可以使用多个设备开发各种级联架构,以分配所需的所有高频时钟和SYSREF信号。由于具有低抖动和噪声本底,该设备与超低噪声基准时钟源相结合是用于时钟数据转换器的示例性解决方案,尤其是当采样频率高于3GHz时。