超低rms抖动： 典型值：44 fs（12 kHz至20 MHz，2457.6 MHz）
噪底： ?156 dBc/Hz (2457.6 MHz)
低相位噪声： ?141.7 dBc/Hz（800 kHz时，983.04 MHz输出）
PLL2最多提供14路LVDS、LVPECL或CML型器件时钟(DCLK)
CLKOUTx/CLKOUTx和SCLKOUTx/SCLKOUTx最高频率达3200 MHz
JESD204B兼容系统参考(SYSREF)脉冲
25 ps模拟延迟和? VCO周期数字延迟，14个时钟输出通道各自都能对延迟进行编程
相位噪声与功耗的关系可通过SPI编程
SYSREF有效中断可简化JESD204B同步
窄带、双核VCO
最多2个缓冲压控振荡器(VCXO)输出
LVDS、LVPECL、CMOS和CML模式下最多4个输入时钟
频率保持模式可保持输出频率
信号丢失(LOS)检测和无中断参考切换
4个GPIO报警/状态指示器，可确定系统健康程度
支持最高6000 MHz的外部VCO输入
片内稳压器提供出色的PSRR
68引脚、10 mm × 10 mm LFCSP封装